Q1：如何处理实际布线中的一些理论冲突问题？

基本上，将模拟 / 数字地分割隔离是对的。要注意的是：信号走线尽量不要跨越分割区域（moat），也不要让电源和信号的回流电流路径（returning current path）变得太大。

晶振是模拟的正反馈振荡电路，要有稳定的振荡信号，必须满足环路增益（loop gain）与相位（phase）的规范。这个模拟振荡规范很容易受到干扰，即使加包地走线（guard trace）也可能无法完全隔离干扰；而且离得太远，地平面上的噪声也会影响正反馈振荡电路。所以，一定要让晶振尽量靠近芯片。

高速布线与 EMI 的要求确实有很多冲突。基本原则是：为抑制 EMI 所加的电阻、电容或磁珠（ferrite bead），不能造成信号电气特性不符合规范。所以，最好先用走线安排与PCB叠层设计的技巧来解决或减少 EMI 问题（如高速信号走内层），最后才用电阻、电容或磁珠的方式，以降低对信号的伤害。

Q2：如何解决高速信号手工布线与自动布线之间的矛盾？

现在较强的布线软件，其自动布线器大部分都支持设定约束条件来控制绕线方式及过孔数目。各家 EDA 公司的绕线引擎能力和约束条件设定项目有时相差甚远 —— 例如，是否有足够的约束条件控制蛇形线（serpentine）蜿蜒的方式，能否控制差分对的走线间距等，都会影响自动布线结果是否符合设计者想法。

另外，手动调整布线的难易度也与绕线引擎的能力有绝对关系，例如走线的推挤能力、过孔的推挤能力，甚至走线对敷铜的推挤能力。所以，选择一个绕线引擎能力强的布线器，才是根本解决之道。

Q3：在高速 PCB 设计中，信号层的空白区域可以敷铜，多个信号层的敷铜在接地和接电源上应如何分配？

一般在空白区域敷铜，绝大部分情况是接地。只是在高速信号线旁敷铜时，要注意敷铜与信号线的距离 —— 因为所敷的铜会降低一点走线的特性阻抗。同时要注意不要影响到其他层的特性阻抗，例如在双带状线（dual stripline）结构时。

Q4：是否可以把电源平面上面的信号线用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以用带状线模型计算？

可以。在计算特性阻抗时，电源平面跟地平面都必须视为参考平面。例如四层板按 "顶层 - 电源层 - 地层 - 底层" 叠层时，顶层走线特性阻抗的模型，就是以电源平面为参考平面的微带线模型。

Q5：在高密度印制板上通过软件自动产生测试点，一般情况下能满足大批量生产的测试要求吗？

一般软件自动产生的测试点是否满足测试需求，必须看对测试点的规范是否符合测试机具的要求。另外，如果走线太密且测试点规范较严，则有可能无法自动对每段线都加上测试点，此时需要手动补齐要测试的地方。

Q6：添加测试点会不会影响高速信号的质量？

会不会影响信号质量，要看加测试点的方式和信号到底多快而定。基本上，外加的测试点不要用在线既有的穿孔（via 或 DIP pin）当测试点，可以加在线上，或是从线上拉一小段线出来。前者相当于在线上加了一个很小的电容，后者则是多了一段分支。

这两种情况都会对高速信号有或多或少的影响，影响程度与信号频率速度和信号沿变化率（edge rate）有关，影响大小可通过仿真得知。原则上测试点越小越好（当然还要满足测试机具的要求），分支越短越好。

Q7：若干 PCB 组成系统，各板之间的地线应如何连接？

各个 PCB 板之间相互连接的信号或电源在动作时（例如 A 板有电源或信号送到 B 板），一定会有等量的电流从地层流回 A 板（基尔霍夫电流定律）。地层上的电流会找阻抗最小的地方流回去，所以在各个电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗、降低地层上的噪声。

另外，也可以分析整个电流环路，尤其是电流较大的部分，通过调整地层或地线的接法来控制电流走向（例如在某处制造低阻抗，让大部分电流从这里走），降低对其他敏感信号的影响。

Q8：选择 PCB 与外壳接地点（chassis ground）的原则是什么？

选择 PCB 与外壳接地点，原则是利用机壳地（chassis ground）为回流电流提供低阻抗路径，并控制回流电流的路径。例如，通常在高频器件或时钟产生器附近，可借用固定用的螺丝将 PCB 地层与机壳地连接，以尽量缩小整个电流回路面积，从而减少电磁辐射。

Q9：电路板调试（DEBUG）应从哪几个方面着手？

就数字电路而言，首先依序确认三件事：

1. 确认所有电源值的大小均达到设计要求（有些多电源系统还要求电源之间的开启顺序与快慢符合规范）；

2. 确认所有时钟信号频率工作正常，且信号边缘没有非单调（non-monotonic）的问题；

3. 确认复位（reset）信号是否达到规范要求。

这些都正常的话，芯片应该发出第一个周期（cycle）的信号，接下来再依照系统运作原理与总线协议（bus protocol）进行调试。

Q10：在电路板尺寸固定的情况下，需要容纳更多功能、提高走线密度，但可能造成走线相互干扰增强、走线过细使阻抗无法降低。在高速（>100MHz）高密度 PCB 设计中有什么技巧？

在设计高速高密度 PCB 时，串扰（crosstalk interference）确实要特别注意，因为它对时序（timing）与信号完整性（signal integrity）有很大影响，以下几个地方值得注意：

- 控制走线特性阻抗的连续与匹配。走线间距一般常看到的是两倍线宽，可通过仿真了解走线间距对时序及信号完整性的影响，找出可容忍的最小间距（不同芯片信号的结果可能不同）。

- 选择适当的端接方式。避免上下相邻两层的走线方向相同，甚至正好上下重叠 —— 这种串扰比同层相邻走线的情形还大。

- 利用盲埋孔（blind/buried via）增加走线面积。 PCB 制作成本会有所增加。

- 实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。

Q11：高速信号换层过孔为什么会引起信号完整性问题？如何优化过孔设计？（补充）

过孔（via）是多层 PCB 中必不可少的连接元件，但其寄生电容和寄生电感会在高速信号下造成阻抗不连续：低频时寄生电容主导呈容性，5GHz 以上寄生电感主导呈感性，导致信号反射、谐振凹陷（notch）等信号完整性问题。当信号频率高于 1GHz 时，过孔寄生效应已不能忽视；而过孔残桩（stub）越长，高频谐振与反射越严重。

爵辉伟业电路优化建议：

- 关键高速信号尽量少换层；必须换层时，在过孔旁就近增加回流地孔（stitching via），保证回流路径连续；

- 高速信号（5–10Gbps 以上）建议做背钻（backdrill），去掉多余过孔残桩；

- 通过抗焊盘（antipad）尺寸设计与 3D 仿真调谐过孔阻抗；在差分高速信号中，两条线的过孔数量与位置应保持一致、对称。

Q12：差分信号布线有哪些要点？（补充）

高速信号常采用差分对形式（如 USB、PCIe、SATA、CAN 等），以抑制共模噪声、提高抗干扰能力。布线要点：

- 等长：差分对两条线必须等长，避免时序偏差（intra-pair skew）超出允许范围，典型容差为对内 ±5mil；

- 等间距：全程保持恒定间距，维持稳定的差分阻抗（如 USB 约 90Ω、PCIe 约 100Ω），两条线之间不要走其他信号；

- 对称：换层时两条线使用相同数量、对称放置的过孔，避免差分耦合被破坏；

- 蛇形补偿： 需要蛇形绕线补偿长度时，应避免锐角弯折（优先 45° 斜接或圆弧），蛇形凸起幅度不宜超过线间距的两倍，否则会破坏差分耦合、引入局部阻抗突变与辐射谐振。

关于爵辉伟业电路

高速设计的关键不止于 "画得对"，更在于 "做得出来、做得稳"。深圳市爵辉伟业电路有限公司深耕 PCB 与 PCBA 领域十余年，专注高精密多层板、HDI 盲埋孔板、高频高速板制造，支持阻抗控制、背钻、盲埋孔等高速工艺，并可提供 DFM 设计评审、PCB 制板、SMT 贴片到成品测试组装的一站式服务。无论是高速设计打样验证，还是批量稳定交付，欢迎带着 Gerber 与叠层需求来聊，爵辉伟业工程团队为您把关每一道工序。